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EDA巨头Cadence高管：三维集成电路的未来，不仅是物理结构堆叠下载方式:

①通过浏览器下载

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5.关闭修改器(不然容易闪退)

以上就是没有记录的使用方法，希望能帮助大家。

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> 厂商新闻《EDA巨头Cadence高管：三维集成电路的未来，不仅是物理结构堆叠》特朗普继续对日本施压：日本需要开放市场 时间：2025-09-04 19:25

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AI 正持续影响着人们生活的各个领域，设计半导体一方面驱动人工智能和加速计算，另一方面，芯片与系统开发本身也受益显著。

近日，知名EDA软件设计公司Cadence举办了CadenceLIVE China 2025中国用户大会。Cadence高级副总裁兼系统验证事业部总经理Paul Cunningham在演讲中指出，随着生成式AI和Agentic AI的成熟，未来的芯片设计将不再依赖人工编写代码或手动布局布线，而是由Agentic AI根据高层级的功能描述自动生成完整的设计方案。

他认为，三维集成电路的未来，不仅是物理结构的堆叠，更是设计方法学、验证技术与人工智能深度融合的产物。

当小米、阿里巴巴、比亚迪等系统公司开始涉足芯片制造，意味着芯片设计越来越以用户体验为导向，在Paul看来，这是20年前难以想象的事情，如今却已成为越来越多的“软件定义芯片”的案例。

半导体芯片的功能日益复杂，需要集成数万亿个晶体管，必须支持高性能计算，并采用先进的工艺节点设计。正是在这一背景下，超越传统单芯片设计的先进封装技术，尤其是三维集成电路，成为突破性能瓶颈的关键。

“一年前半导体行业的官方预测，到2030年末市场规模将达到9000亿美元左右。就在过去一年里，他们将这一预测提高近3000亿美元，现在预计2030年将超过1.2万亿美元。我认为其中很大一部分是由数据中心AI计算的爆发式增长以及向边缘端的迁移所推动的。但实际上，这还只是第一波浪潮。所以我相信这个预测，它还会继续增长。”Paul说道。

“制程节点的开发无法再与工具和IP的开发分离，必须协同工作。” Paul认为随着复杂多芯片封装（如中介层2.5D封装）和堆叠技术（如多达16片的晶圆堆叠）的应用，推动超越摩尔定律势在必行。

为此，Cadence提出了“三层蛋糕”（three layer cake）概念，以智能系统设计为核心，提供先进的计算软件、专用加速硬件和 IP 解决方案，能够适应客户动态的设计要求，包括AI代理层、核心仿真层以及运行计算的硬件层。

从生产环节来看，Cadence不仅仅关注半导体本身，还会向后端物理世界延伸，包括机电、热力、流体等领域，甚至模拟整个数据中心，以实现从芯片到系统端到端的优化。

在技术原理上来看，仿真与AI技术的传统方法依赖数学和计算机科学，AI能够解决以前无法处理的问题，如复杂的物理建模和自动化设计。支撑前两者的是计算本身，当定制加速器可应用于x86 CPU、Arm架构、GPU等多种平台，Cadence的软件也在越来越异构化。借助AI释放的创造力，Cadence能够实现卓越设计，帮助客户满足关键的商业和环境需求，包括上市时间和可持续性。

演讲的另一大亮点是AI对EDA自身的重塑。

Paul回顾道，Cadence自2016年DeepMind的AlphaFold问世后便开始探索AI在工具内部的应用，即“优化式AI”（Optimization AI），用于提升PPA、发现错误。

如今，随着生成式AI的兴起，EDA正进入“对话式交互”时代。Cadence推出的JedAI平台，允许用户通过自然语言与所有工具对话，获取专家级支持，甚至构建基于Agentic AI的自动化工作流。

在其描绘的愿景中，未来，用户将不再仅仅是“许可工具”，而是可以“许可虚拟人才”——一个由AI驱动的虚拟设计工程师或团队，能够自动执行从设计、验证到修复的全流程任务。

“你可以从Cadence获得一个虚拟物理设计工程师，或一个虚拟物理设计团队，或一个验证团队，或一个版图团队。再结合我们核心引擎中的传统AI。这对我来说就是Cadence自动化的未来。所以这意义重大，”Paul说道。

Paul指出，AI转型将彻底改变设计范式。他表示，当前超过50%的Cadence工具已集成“优化式AI”，可用于提升工具运行速度、质量及错误发现能力。在未来两年，随着生成式AI的大规模部署，这一比例将轻松地超过80%。

而在更长远的愿景中，设计将实现完全自动化：用户只需输入功能需求、工艺节点和IP等，Agentic AI即可自动生成网表、运行流程、修复错误，直至设计收敛。这不仅是三维集成电路的未来，更是整个智能系统设计的终极方向。

“我们要利用AI和加速计算这一愿景，从芯片走向封装、电路板、再到系统，成为你们智能系统设计的合作伙伴。”Paul说道。

本文系观察者网独家稿件，未经授权，不得转载。

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